Comprendre les limites de l'augmentation du SFDR en haute

La plage dynamique sans parasites (SFDR) est un moyen courant de caractériser les performances de linéarité d'un circuit. Cette spécification est particulièrement utile lorsqu'il s'agit de systèmes de communication. En examinant la fonctionnalité générale des convertisseurs AD (ADC), cet article tente d'expliquer les deux principales sources de non-linéarité, à savoir le circuit d'échantillonnage et de maintien (S/H) et la partie codeur de l'ADC, qui limitent les performances de l'ADC SFDR.

Nous découvrirons également un compromis général entre SFDR et SNR (rapport signal sur bruit) dans les ADC et jetterons les bases d'une discussion intéressante dans un futur article sur l'application de la technique de tramage pour améliorer l'ADC SFDR. Le dithering est la technique consistant à ajouter délibérément une composante de bruit appropriée à l'entrée ADC pour améliorer certains aspects des performances du système de conversion AD. Cela ressemble à de la magie en pensant que l'ajout de bruit peut améliorer le SFDR.

Cependant, avant de plonger trop loin, examinons rapidement ce qu'est SFDR et pourquoi il est important.

Il existe plusieurs spécifications différentes qui peuvent être utilisées pour caractériser la linéarité du circuit. Une spécification couramment utilisée est la métrique SFDR. Cette métrique est définie comme le rapport de l'amplitude du signal souhaité à la plus grande dérivation sur la bande passante d'intérêt (Figure 1).

En ce qui concerne les ADC, le SFDR montre comment l'ADC peut traiter simultanément un petit signal en présence d'un grand signal. Prenons l'exemple d'une application réceptrice. Supposons que l'entrée ADC se compose d'un bloqueur de +1 dBm et d'un signal souhaité de -75 dBm. Dans ce cas, le grand bloqueur peut créer des dérivations indésirables à la sortie ADC en raison de la non-linéarité ADC. Ces éperons indésirables sont représentés par des composants violets sur la figure 2.

Si une dérivation est suffisamment proche du signal souhaité et est suffisamment grande, elle peut dégrader le SNR à un niveau inacceptable. Les exigences rigoureuses des systèmes de communication actuels peuvent exiger des valeurs SFDR élevées de l'ordre de 95 dB. Cependant, un ADC de variété de jardin ne peut pas fournir ce niveau de linéarité. Ci-dessous, le tableau 1, qui compare certains paramètres clés de quatre ADC hautes performances d'Analog Devices, devrait vous aider à avoir une idée de la plage SFDR dans les ADC hautes performances.

De plus, ce tableau met en évidence un compromis entre les métriques SNR et SFDR. Pour les trois premiers ADC de ce tableau, qui utilisent la même technologie IC et ont une consommation électrique identique, il existe une relation inverse entre le SFDR et le SNR. Nous reviendrons sur l'origine de ce compromis un peu plus loin dans cet article. Avant cela, répondons à une question importante : quelles sont les principales limites à l'augmentation du SFDR dans un ADC haut débit ?

Les ADC sont des systèmes complexes conçus sur la base d'un certain nombre d'architectures de circuits différentes, telles que les structures flash, SAR, delta-sigma (ΔΣ) et pipeline. Selon l'architecture et la mise en œuvre particulière du circuit, différents composants du circuit peuvent être la principale source de non-linéarité. Bien qu'il existe de nombreuses conceptions, nous pouvons toujours reconnaître deux limitations majeures à l'augmentation du SFDR dans un ADC à grande vitesse, à savoir le circuit S/H et la partie codeur de l'ADC. Pour mieux comprendre cela, considérons le schéma fonctionnel d'un ADC SAR illustré à la Figure 3.

La première étape de l'algorithme de numérisation SAR est la phase d'échantillonnage, au cours de laquelle le S/H acquiert la valeur d'entrée. Cet échantillon sera conservé pendant toute la phase de conversion. Pendant la phase de conversion, l'échantillon acquis est successivement comparé à des niveaux de seuil appropriés pour trouver l'équivalent numérique de l'entrée. Pour déterminer chaque bit de la sortie, un cycle d'horloge est nécessaire. En supposant que la phase d'échantillonnage prend également un cycle d'horloge, nous avons besoin d'un cycle d'horloge N + 1 pour un CAN SAR à N bits. La figure 4 montre la sortie S/H et les formes d'onde de seuil pour un CAN SAR 3 bits.

Le point important ici est que, pour une phase de conversion donnée, les composants du circuit suivant le S/H fonctionnent idéalement avec un signal continu quelle que soit la fréquence d'entrée. Par conséquent, toute non-linéarité dans le comparateur ou le DAC interne (convertisseur numérique-analogique) d'un ADC SAR ne changera pas avec la fréquence d'entrée. Nous pouvons dire que la non-linéarité de la partie codeur du CAN contribue à la non-linéarité statique (ou DC) du système. La non-linéarité statique est caractérisée par des erreurs DNL (non-linéarité différentielle) et INL (non-linéarité intégrale) dans la fonction de transfert de l'ADC.

Qu'en est-il de la non-linéarité S/H ? Contrairement à la partie codeur qui traite efficacement un signal CC, le S/H "voit" un signal CA. Nous verrons dans la section suivante comment une partie importante de la non-linéarité S/H change avec la fréquence d'entrée. En conséquence, le S/H détermine la linéarité dynamique (ou AC) du CAN.

Pour avoir une idée de la non-linéarité S/H, considérons le circuit S/H simple illustré à la figure 5.

Ce S/H de base se compose d'un commutateur d'échantillonnage, S1, et d'un condensateur de maintien, (Chold), qui est utilisé pour stocker l'échantillon acquis.

Le fonctionnement du circuit consiste en deux modes : le mode d'échantillonnage (ou mode d'acquisition) et le mode de maintien. En mode d'échantillonnage, le commutateur est activé et la tension du condensateur suit l'entrée. A l'instant d'échantillonnage, le commutateur s'éteint et déconnecte Chold de l'entrée. Cela démarre le mode de maintien, où le condensateur maintient l'échantillon acquis.

En pratique, on ne peut pas avoir un interrupteur idéal avec une résistance nulle. Pour mettre cela en évidence, le diagramme ci-dessus montre explicitement la résistance de commutation, Rswitch. Le bruit thermique de la résistance de commutation est un contributeur de bruit dominant dans les ADC à taux de Nyquist haute résolution. Pour contourner cela, la valeur du condensateur de maintien est normalement choisie suffisamment grande pour limiter la bande passante et, par conséquent, le bruit du système. Cependant, une bande passante limitée signifie que la sortie du S/H ne peut pas atteindre instantanément sa valeur finale. Cela est dû à la constante de temps du réseau RC, qui est donnée par \(\tau = R_{switch}C_{hold}\).

La figure 6 montre des exemples de formes d'onde pour un cycle de l'opération S/H.

Le S/H a besoin d'un certain temps (indiqué par « Temps d'acquisition » sur la figure) pour se stabiliser dans une plage d'erreur spécifiée autour de la valeur finale. Après le temps d'acquisition, le S/H est capable de suivre l'entrée avec une petite erreur. Le temps d'acquisition dépend de la valeur de Rswitch, Chold et de l'erreur maximale admissible. De plus, le temps d'acquisition place une limite supérieure sur le taux d'échantillonnage maximum de l'ADC.

En pratique, la résistance de commutation n'est pas constante et peut changer avec le niveau d'entrée. La dépendance de Rswitch à l'entrée peut provoquer un déphasage dépendant de l'entrée et donc une distorsion harmonique. La figure 7 montre des exemples de formes d'onde pour un cas où Rswitch augmente avec le niveau d'entrée.

Notez que ce déphasage (ou non-linéarité) change avec la fréquence. Par exemple, à des fréquences beaucoup plus petites que le pôle du réseau RC, nous avons un déphasage nul, et les petites variations de Rswitch devraient avoir un effet négligeable sur la linéarité. Cependant, à mesure que l'on augmente la fréquence, le déphasage devient de plus en plus important.

Il convient de mentionner que la variation de Rswitch avec l'entrée n'est qu'une source de non-linéarité S/H. Des mécanismes tels que l'injection de charge dépendante de l'entrée du commutateur, ainsi que l'instant d'échantillonnage dépendant de l'entrée, sont d'autres phénomènes qui conduisent à la non-linéarité S/H. Ce dernier mécanisme fait référence au fait que l'instant auquel le commutateur s'éteint peut changer avec le niveau d'entrée.

La non-linéarité dépendante de la fréquence d'un circuit S/H peut également être expliquée en notant que le circuit pilotant le condensateur de maintien a une vitesse de balayage limitée. La figure 8 montre plus en détail le schéma fonctionnel d'un circuit S/H typique.

Dans ce circuit, le premier amplificateur tamponne l'entrée en présentant une haute impédance à la source de signal. Il fournit également un gain de courant pour charger le condensateur de maintien. L'amplificateur de droite agit comme un tampon de sortie et empêche la tension de sortie S/H d'être déchargée par l'impédance d'entrée du circuit suivant pendant le mode de maintien. Supposons que le courant de sortie de court-circuit du tampon d'entrée est ISC. C'est le courant maximum que le tampon peut fournir à CH. Par conséquent, la vitesse de balayage (ou la vitesse de variation maximale de la sortie S/H) est donnée par l'équation 1.

\[Slew \text{ } Taux = \frac{\Delta V}{\Delta t}=\frac{I_{SC}}{C_{H}}\]

Pour une entrée sinusoïdale :

\[V_{in}=V_M sin(2 \pi pi)\]

Le taux de variation maximal du signal est donné par :

\[max \big(\frac{dV_{in}}{dt}\big)=2 \pi fV_M\]

Pour une entrée de signal importante donnée, l'augmentation de la fréquence peut rendre le taux de changement du signal supérieur à la vitesse de balayage du S/H. Dans ce cas, la sortie S/H n'est pas en mesure de suivre l'entrée assez rapidement, ce qui entraîne des problèmes de distorsion du signal. L'absence de S/H qui présente une vitesse de balayage adéquate pour suivre l'évolution rapide de l'entrée analogique est l'une des principales raisons pour lesquelles de nombreux ADC ne fonctionnent pas bien au-delà de plusieurs mégahertz de bande passante du signal.

Prenons l'exemple de l'AD9042 d'Analog Devices. Bien que l'AD9042 soit un convertisseur spécialement conçu avec un frontal SFDR large bande et élevé, son SFDR se dégrade toujours avec la fréquence d'entrée, comme illustré à la Figure 9.

La discussion ci-dessus explique également le compromis SNR-SFDR que nous avons mentionné plus haut dans cet article. Notez qu'un condensateur de maintien plus grand entraîne une vitesse de balayage plus faible (équation 1) et une distorsion plus élevée (ou un SFDR plus faible). D'autre part, un condensateur plus grand réduit la bande passante du système et améliore les performances de bruit (SNR plus élevé).

Comme discuté ci-dessus, il existe deux limitations principales à l'amélioration du SFDR : la non-linéarité produite par le circuit S/H et celle de la partie codeur du CAN. Il n'y a rien qui puisse être fait de l'extérieur pour réduire la distorsion produite par le circuit S/H. Cependant, la technique de tramage peut réduire la non-linéarité de la partie codeur du CAN. Cela sera discuté dans le prochain article de cette série.

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